EchoGenerator

=EchoGenerator=

Detektér når AudioSync går lav->høj (if AudioSync=1 and AudioSync_last = 0)  og brug dette skifte til at aktivere WrReq og RdReq i en 12MHz clock cycle. Herved får vi skubbet et nyt sæt data igennem FIFO'en for hver 48KHz clock periode. Noget i stil med: code if rising_edge(clk) then AudioSync_last <= AudioSync; FifoLoad <= '0'; if AudioSync=1 and AudioSync_last = 0 then FifoLoad <= '1'; end if; code Brug EDU_UPD til at tømme FIFO'en (Sclr).

FIFO'en har en dybde på 4096 words. ED_DELAY er imidlertid 8-bit. Værdien af denne skal derfor skiftes 4 gange til venstre for at vi kan tælle til 4095 (2^12)